三星2027年初推3D CubeH封装 互连间距缩至6微米挑战台积电

三星电子正全力推进下一代先进封装技术3D Cube-H的研发，计划于2027年初完成首个设计套件（Design Kit）并启动客户评估，以应对AI与高性能计算对高带宽、低延迟互连的迫切需求。该技术核心采用混合键合（Hybrid Bonding）工艺，替代现有3D Cube-T所用的热压键合（TC Bonding），将芯片间互连间距从25微米大幅缩减至约6微米，实现单位面积连接通道数量倍增，同时降低信号延迟与能耗。物理层面支持逻辑芯片与HBM等器件更紧密垂直堆叠，缓解“内存墙”问题，尤其适用于大模型训练所需的GPU-HBM直连架构。三星此前已商用3D Cube-T（基于TSV与TC键合），但面对台积电CoWoS系列在AI芯片市场的主导地位，亟需在互连密度上实现突破；3D Cube-H直接对标CoWoS-L（约9μm间距），并有望与台积电2027年推出的CoWoS-R2形成竞争。为支撑该技术落地，三星持续扩建华城Advanced Packaging Center，引入EUV光刻制造中介层，并联合TEL、KLA开发专用键合与检测设备；同时与AMD、高通等客户推进逻辑+HBM+PMIC异构集成方案。其自产HBM3E的优势亦为全栈可控AI加速单元提供协同可能。不过，混合键合对制造精度与良率控制要求极高，EDA工具链适配、封装测试自动化等环节仍待完善。若如期达成设计冻结，三星将跻身先进封装第一梯队，但量产成本与良率仍是关键考验。