AMD首次展示EPYCVerano处理器，最高192核，支持LPDDR5XSOCAMM2内存，2027年上市

在 2026 年 10 月 12 日开幕的 OCP 全球峰会（Open Compute Project Global Summit）上，AMD CEO 苏姿丰博士于主题演讲中首次公开展示了下一代 EPYC 处理器——代号“Verano”。这款芯片被定位为 AMD 面向智能体 AI（Agentic AI）时代的关键 CPU 产品，其最大亮点在于核心数量大幅跃升至最高 192 核，并首次在 EPYC 系列中集成 LPDDR5X 内存支持，通过 SOCAMM2 模块实现可维护、低功耗、高带宽的内存子系统。

此前，AMD 曾在技术简报中提及 Verano 将提供单插槽平台最高 72 核配置；但本次峰会现场展示的工程样品明确标示支持 192 核。据技术社区 System360Cheese 在 X 平台披露的信息，该芯片布局包含八个 Zen 6 计算芯片（CCD），搭配两个大型 I/O 芯片及四个 LPDDR5X 内存控制器。值得注意的是，这些 CCD 的物理尺寸小于已发布的 EPYC “Venice” 所用的 Zen 6C 密集型设计，暗示其采用标准版 12 核 Zen 6 核心（而非 32 核 Zen 6C），从而以更多 CCD 实现核数扩展——即 8 × 12 = 96 核，再通过双路封装实现 192 核配置。

Verano 属于 EPYC 9006 “LP” 系列，与已上市的 Venice 同样基于台积电 2nm 制程工艺，但架构侧重点不同：Venice 是首款搭载 Zen 6 架构的 EPYC 处理器，面向通用高性能计算；而 Verano 则专为 AI 加速器主机节点优化，旨在满足智能体 AI 工作负载对高并发、低延迟、高内存带宽的需求。

内存子系统是 Verano 的另一项关键创新。它采用 LPDDR5X-8533 内存颗粒配合 SOCAMM2（Server-on-Chip Advanced Memory Module 2）模块化接口。SOCAMM2 是由 OCP 推动的新型服务器内存规格，支持热插拔与模块化更换，兼顾 LPDDR5X 的能效优势（相比 DDR5 降低约 20% 功耗）与高带宽特性（理论峰值带宽超 120 GB/s）。AMD 表示，该方案有助于改善 AI 数据中心整体的性能功耗比（Performance-per-Watt），并为机架级系统预留更灵活的散热与空间布局。

在互连层面，Verano 将采用新一代 xGMI（Infinity Fabric-based GPU Interconnect）技术，最高提供 112 Gbps 的点对点带宽，用于连接 AMD 自研 Instinct MI500 系列 GPU。这一高速互联能力使 CPU 与 GPU 可协同处理大规模推理任务，尤其适用于需要频繁主机-加速器数据交换的智能体 AI 场景，例如多步骤决策链、自主规划与实时环境响应。

平台方面，Verano 将运行于全新 SP8 插槽平台，区别于 Venice 所用的 SP7。散热厂商 Dynatron 已确认其采用 SB1 插槽（Socket B1），进一步佐证了平台迭代事实。与此同时，AMD 还同步展示了其 Open Compute Project 合作成果——Helion 智能体 AI 机架系统，Verano 处理器将作为该机架的核心主机计算单元集成其中。

苏姿丰在演讲中指出，随着智能体 AI 应用落地加速，服务器 CPU 市场正迎来结构性增长。她预计，到 2030 年全球服务器 CPU 市场规模将突破 2,000 亿美元（约合 1.34 万亿元人民币），年复合增长率达 50%。这一判断并非空穴来风：当前主流大模型训练仍依赖 GPU 集群，但推理与部署环节正逐步向“CPU+GPU”异构架构迁移；而智能体 AI 对主机端逻辑调度、状态管理与轻量级推理提出更高要求，传统高功耗 DDR5 内存方案难以兼顾密度与能效，LPDDR5X+SOCAMM2 正是对该痛点的技术回应。

值得对比的是，NVIDIA 已在其 Vera CPU 中率先采用 SOCAMM2 模块，而 AMD 此举标志着其在服务器内存标准化路径上跟进并差异化布局——Verano 强调“单机高核数+低功耗内存”，Vera 则侧重“高带宽+高容量”，二者策略反映不同生态取向。

此外，同日 AMD 还发布了新一代锐龙 AI Halo 开发者平台，搭载 Ryzen AI Max+ PRO 495 处理器，支持最高 192GB LPDDR5X-8533 内存，其中 160GB 可配置为共享显存，实现本地运行超 300B 参数模型的能力。该平台 Linux 版售价 7,299.99 美元，预装 Windows + Microsoft Project Zenith 版本后续推出。尽管该产品属客户端设备，但其内存架构与 Verano 高度协同，体现出 AMD 在 AI 端到端生态中统一内存技术路线的战略意图。

目前，Verano 的完整规格尚未官方公布，包括确切核心配置（单芯片 192 核 vs 双芯片 96+96）、基础频率、TDP 及具体 SKU 分级等信息仍待后续披露。但可以确定的是，该产品将与 Instinct MI500 系列 GPU、CDNA3 架构加速卡共同构成 AMD 第二代 AI 基础设施栈，并服务于 Helion 机架等 OCP 规范系统。

行业观察认为，Verano 的 192 核设计并非单纯追求核心数量堆叠，而是针对智能体 AI 的“多任务并发”特性进行架构适配：每个智能体实例需独立上下文与轻量推理能力，传统单一大核或少量大核方案难以高效调度，而高核数小核集群更利于细粒度任务分发。结合 LPDDR5X 的低延迟访问，可在不显著增加功耗前提下提升每瓦性能。

不过挑战依然存在。LPDDR5X 在服务器环境中的长期可靠性、热管理复杂性以及 SOCAMM2 模块的供应链成熟度，均需经大规模部署验证。此外，xGMI 112 Gbps 带宽虽优于 PCIe 5.0，但仍低于 NVLink 的 1.8 TB/s（双向），在超大规模模型参数同步场景中可能成为瓶颈。

总体而言，Verano 是 AMD 在 AI 基础设施领域的一次精准卡位：它不直接对标 NVIDIA 的 Grace CPU 或 Intel 的 Sierra Forest，而是聚焦智能体 AI 新兴细分赛道，以“高核数+低功耗内存+高速互联”三位一体方案构建差异化竞争力。按计划，该处理器将于 2027 年正式上市，届时有望成为首批支持 OCP Helion 规范的商用 CPU 产品。