XCENA在OCP2026展示CXL内存AI推理方案，MX1系列支持4-DIMM与8-DIMM架构

在 2026 年 10 月 12 日至 15 日于美国圣何塞麦克纳里会议中心举行的 OCP（开放计算项目）全球峰会上，无晶圆厂半导体企业 XCENA 展示了其面向 AI 推理场景的 CXL（Compute Express Link）内存创新方案。该公司将重点放在解决当前大模型推理中日益突出的两大制约因素：内存容量需求激增与数据移动带来的高延迟与功耗成本。

XCENA 的核心演示围绕其 MX1 系列计算内存产品展开，该系列基于 CXL 3.2 协议构建，旨在通过将计算能力下沉至内存侧，减少 CPU 与 GPU 之间的数据往返，从而提升推理效率并降低系统级能耗。现场展示了两个具体 AI 推理用例，分别依托于 MX1 Compute 与 MX1 Expand 两款硬件模块。

从展出信息看，MX1 Compute 为 4-DIMM AIC（Add-in Card）形态，计划于 2027 年进入采样阶段，支持数据加速与 SSD 扩展功能，采用 CXL 3.2 双 x8 接口及 FHHL 双宽度 AIC 封装规格；MX1 Expand 则为 8-DIMM AIC 形态，同样计划 2027 年采样，定位为 DDR5 内存扩展器，接口与封装规格与 MX1 Compute 一致；此外还展示了已可采样的 MX1P 型号，同样是 4-DIMM AIC，支持相同功能集与接口标准。

CXL 技术自 2020 年由 CXL Consortium 推出以来，逐步成为服务器与 AI 加速领域内存扩展的关键路径。其三大协议层——CXL.io（PCIe 兼容）、CXL.cache（缓存一致性）与 CXL.mem（内存访问）——允许设备以低延迟方式共享或扩展主机内存资源。在大模型推理场景下，传统架构常受限于 GPU 显存容量，需频繁将权重参数在显存与主存间交换，导致“显存墙”问题突出。而 CXL 内存扩展方案可在不显著增加 GPU 成本的前提下，将系统可用内存池扩大数倍，尤其适用于长上下文、高精度量化模型的本地部署。

XCENA 的 MX1 系列进一步将 CXL 从单纯“内存扩展”推向“计算+内存”融合方向。根据公开技术描述，其 MX1 模块内部集成专用计算单元，可在内存侧执行部分张量运算或预处理任务，例如稀疏激活剪枝、低精度重排等轻量级操作，从而减少主处理器的数据搬运压力。这种“近存计算”（in-memory computing 或 near-memory computing）思路，与学术界近年推动的 Processing-in-Memory（PIM）架构理念一脉相承，但 XCENA 选择以标准 CXL 接口实现兼容性，避免了对现有服务器生态的颠覆性改造。

值得注意的是，本次 OCP 峰会同期亦有多家厂商聚焦 AI 基础设施的能效与本地化部署能力。例如超聚变（xFusion）推出 TokenBox™ 本地 AI 超级工作站，宣称单机可支持最高 1.6 万亿参数模型（如 DeepSeek-V4 Pro），强调数据不出域与免专用机房部署。这类产品与 XCENA 的 MX1 方案存在互补关系：前者提供端到端整机方案，后者则聚焦底层内存子系统创新；当 TokenBox™ 需要更大内存带宽支撑万亿参数模型推理时，集成 MX1 类型的 CXL 扩展模块将成为可行的技术路径之一。

行业背景层面，AI 推理正从云端向边缘与本地加速迁移。据 IDC 数据，2025 年全球企业级本地 AI 推理支出占比预计达 34%，较 2022 年提升近 15 个百分点。在此趋势下，如何在有限物理空间与功耗预算内提升单节点算力密度，成为基础设施厂商的核心挑战。传统“堆 GPU”路线面临散热与供电瓶颈，而通过 CXL 实现内存池弹性扩展与近存计算卸载，被视为一条更具可持续性的演进路径。

从技术成熟度看，CXL 3.0 已于 2023 年完成规范冻结，CXL 3.2 在 2025 年初发布，新增对双端口、增强错误恢复与更高带宽的支持，为 MX1 系列的双 x8 接口设计提供了协议基础。目前 Intel 第五代至强 Scalable 处理器（Emerald Rapids-AP）与 AMD EPYC 9004 系列均原生支持 CXL 2.0，而新一代平台（如 Intel Sierra Forest、AMD Bergamo）已明确支持 CXL 3.x。这意味着 XCENA 的 MX1 产品在硬件兼容性上具备落地条件。

不过，CXL 内存方案仍面临若干现实障碍。首先是操作系统与驱动栈支持尚不完善，Linux 内核虽已纳入 CXL 子系统，但对多设备协同管理、NUMA 亲和性优化等功能仍在迭代中；其次是软件生态适配滞后，主流深度学习框架（如 PyTorch、TensorFlow）对 CXL 内存的直接调用接口尚未标准化，多数仍依赖用户手动内存映射与调度策略；最后是成本问题——当前 CXL 控制器芯片与高速 SerDes 模块价格较高，使得单卡扩展方案的性价比仍难与传统 DDR5 DIMM 直接竞争。

XCENA 作为一家专注于内存基础设施的无晶圆厂企业，其策略明显区别于传统内存厂商（如三星、美光）或 GPU 厂商（如英伟达、AMD）。它不生产 DRAM 颗粒，而是聚焦于“连接+控制+计算”的中间层，试图在 AI 算力堆栈中占据一个新定位：既非纯粹的存储供应商，也非通用计算单元，而是“内存智能层”的构建者。这一路径风险与机遇并存：若 CXL 生态加速成熟，其模块有望成为服务器 OEM 的标准选配件；若 adoption 缓慢，则可能长期陷于利基市场。

OCP 作为开放硬件标准的重要推动者，持续为 CXL 技术提供测试与验证平台。本届峰会设立多个 CXL 主题工作坊，涵盖内存池化、安全隔离、故障恢复等议题。XCENA 的演示虽未公布具体性能数据（如延迟降低比例或吞吐提升幅度），但其将真实推理用例与硬件模块结合展示的方式，表明其已越过概念验证阶段，进入工程化落地前夜。

可以预见，随着 2027 年 MX1 系列进入采样阶段，更多服务器厂商或将评估将其整合进下一代 AI 推理服务器设计中。尤其在金融、医疗、制造等对数据隐私与响应实时性要求严苛的行业，具备本地化、高内存容量与低数据移动开销的推理平台，将逐渐从“可选项”变为“必选项”。XCENA 的此次亮相，标志着 CXL 技术正从数据中心互联走向推理核心链路，成为 AI 基础设施演进中不可忽视的一环。