ChipAgents与NVIDIA推出Build-A-Chip-Bench，芯片设计AI评测需超越功能正确性

随着物理 AI、数据中心、汽车电子与边缘设备对专用芯片的需求持续上升，传统芯片设计流程正面临前所未有的复杂性挑战。定制化硅片不仅要求针对特定工作负载优化架构，还需在内存带宽、延迟与能效之间取得精细平衡。在此背景下，AI 技术被寄予厚望——它不仅能扩充工程师产能，更有望缩短设计周期，推动从 RTL 编写到物理实现的端到端自动化。

目前，设计与验证工程师已开始将 AI 应用于生成测试用例、辅助调试及部分 RTL 实现环节。但一个关键问题尚未解决：AI 是否具备贯穿整个数字 IC 设计流程的能力？尤其当 RTL 阶段的决策必须经受后续验证、逻辑综合与物理设计的层层考验时，其可靠性与工程可行性如何衡量？

为系统回答这一问题，ChipAgents 与 NVIDIA 合作开发了 Build-A-Chip-Bench，这是首个面向端到端芯片设计流程的 AI 代理基准测试平台。该基准覆盖从规格定义、RTL 编写、功能验证、逻辑综合到物理实现与最终 GDSII 文件输出的完整链条，其核心目标是将 AI 的表现与可量化的工程成果挂钩，而非仅停留在“功能是否正确”的层面。

Functional pass（功能通过率）：检验生成 RTL 是否通过标准测试向量；
GDS pass（GDS 通过率）：评估能否成功生成符合制造规则的物理版图文件；
PPA vs. constraint（PPA 约束满足度）：衡量最终设计在功耗、性能与面积三项关键指标上偏离预设目标的程度；
综合得分（Score）：基于上述三者加权计算得出的总分。

初步测试结果显示，当前主流大模型在功能层面已有一定能力。例如，Claude Fable 5.1 功能通过率达 65%，GPT-6 Astra 更高达 85%；但在更严苛的 GDS 生成环节，GPT-6 Astra 以 85% 的通过率领先，而 Claude Fable 5.1 为 75%。真正拉开差距的是 PPA 约束满足能力：GPT-6 Astra 仅为 10.2%，Claude Fable 5.1 仅 25.5%，其余模型如 Gemini 3.8 Flash 与 Kimi K3 均低于 5%。这表明，即便功能正确，AI 生成的设计在工程落地层面仍存在显著短板。

这一发现揭示了一个关键趋势：芯片设计 AI 的价值不能仅由“能否跑通仿真”来判定。在真实项目中，一个功能正确的 RTL 若无法满足时序收敛、布图合法或功耗预算，将直接导致流片失败或成本超支。因此，评估体系必须向前延伸，覆盖物理设计阶段的可制造性与可实现性。

行业背景进一步强化了该基准的必要性。据市场研究机构数据，2025 年全球定制 ASIC 市场规模预计突破 450 亿美元，年复合增长率达 18%。与此同时，先进制程下设计复杂度指数级上升——7nm 及以下节点中，单颗 SoC 的晶体管数量常超百亿，互连结构高度异构，跨域协同难度极大。传统“试错式”设计方法已逼近效率极限，亟需 AI 提供可预测、可优化的决策支持。

值得注意的是，Build-A-Chip-Bench 并非孤立工具，而是嵌入于更广泛的“AI for EDA”生态中。NVIDIA 的 cuEDA 工具链、Synopsys 的 DSO.ai、Cadence 的 Cerebrus 等均已推出基于强化学习或生成式模型的自动化模块，但多数聚焦于子任务（如布局布线优化、时钟树综合）。Build-A-Chip-Bench 的创新在于将这些碎片化能力整合为统一评估框架，并以最终 GDS 输出为终点，倒逼 AI 代理理解设计各阶段间的强耦合关系。

从技术路径看，当前 AI 在芯片设计中的应用仍处于“辅助增强”阶段，远未达到“自主闭环”。例如，在 RTL 生成环节，AI 可快速产出初稿，但需人工修正时序违例与资源冲突；在物理设计阶段，AI 模型缺乏对工艺角（PVT）、金属密度规则（DRC）、天线效应等底层物理约束的显式建模能力，导致生成结果难以直接用于制造。

这也引出更深层的挑战：芯片设计本质是多目标、高约束、强反馈的系统工程，而当前大语言模型主要基于统计模式匹配，缺乏对因果机制与物理定律的内生理解。正如齐庆华在相关论述中指出，AI 在“边界内”可高效完成结构化任务（如 AlphaFold 对蛋白质折叠的预测），但在涉及跨域耦合与长期反馈的系统级优化中，仍需人类专家设定边界、校准目标并干预关键决策点。

Build-A-Chip-Bench 的发布，标志着芯片设计 AI 评测进入新阶段。它不再满足于“能否生成代码”，而是追问“生成的设计能否流片成功”。这种转向对工具链开发者、芯片公司与研究机构均具指导意义：未来 AI 代理的训练目标应包含物理实现约束，评估指标需纳入 PPA 偏差、DRC 违例数、时序裕量等工程参数。

短期来看，该基准将推动开源社区构建更贴近工业场景的训练数据集与微调策略；中期而言，它可能促成新一代“设计-验证-物理”联合优化的 AI 架构；长期则有望重塑芯片设计工作流——工程师角色从“手动编码者”转向“目标定义者”与“质量把关者”，而 AI 成为可信赖的协同设计伙伴。

目前，Build-A-Chip-Bench 已开放部分测试套件供学术与工业界使用。ChipAgents 表示，后续版本将增加对先进封装（如 Chiplet 互连）、低功耗设计（UPF 支持）及安全加固（如侧信道防护）等场景的支持，进一步拉近 AI 能力与真实设计需求的距离。

芯片设计的智能化不是替代人类，而是扩展工程可能性的边界。当 AI 代理不仅能写出语法正确的 Verilog，更能产出满足 5nm 工艺约束、功耗低于 10W、性能达标且可制造的完整 GDS 文件时，我们才真正迈入“AI 驱动的芯片时代”。