苹果谷歌高通放弃3D堆叠路线，手机芯片继续深耕EUV工艺

半导体行业正面临物理极限的严峻挑战。随着晶体管尺寸逼近原子级，传统摩尔定律驱动的微缩已难以为继。在此背景下，3D堆叠（3D stacking）技术一度被视为延续性能增长的关键路径——通过垂直集成多层芯片，实现更高密度与带宽。然而，最新来自台积电供应链的消息显示，主流手机芯片厂商正集体回避这一方向。

据台积电资深工程师@aogT透露，苹果、谷歌等头部厂商已明确表示短期内不考虑在移动SoC中采用逻辑3D堆叠技术；高通虽未公开表态，但业内亦无其推进相关项目的迹象。值得注意的是，该判断并非临时转向，而是长期战略取舍的结果：3D堆叠虽能提升集成度，却带来显著副作用——热密度急剧上升、制造复杂度倍增、良率控制难度加大，整体成本效益比在移动设备严苛的功耗与体积约束下并不理想。

相比之下，EUV（极紫外光刻）工艺仍在持续释放潜力。台积电N+2、N+1等衍生节点通过设计-工艺协同优化（DTCO）、多重 patterning 等手段，不断逼近物理极限。例如，中国厂商在无EUV条件下，依托DUV多重曝光（如SAQP四重曝光）已实现N+3工艺量产，最小金属间距达32.5nm，晶体管密度约113.4 Mtr/mm²，甚至优于台积电N6工艺。这侧面印证：在设备受限或成本敏感场景下，EUV并非唯一解，而当前高端移动芯片仍以EUV为主流路径。

更关键的是，手机芯片对“先进”技术的采纳始终以实用性为前提。以台积电即将量产的A16工艺为例，其首次引入SRP（Super Power Rail）超级电源轨技术——即背面供电（Backside Power Delivery Network, BSDN）方案，旨在解决高算力芯片的供电瓶颈。该技术与英特尔18A工艺中的PowerVIA属同一技术路线，但实现方式不同。然而，A16因定位高性能计算（HPC），功耗与散热特性并不适配移动平台。因此，苹果、高通、联发科等厂商已决定跳过A16，直接规划A14工艺节点用于下一代手机SoC。

这一决策进一步凸显移动与高性能计算芯片在技术路线上的分化。服务器与GPU芯片虽同样面临互连与供电挑战，但其封装空间充裕、散热系统强大，可承担更高成本与复杂度。例如，服务器芯片目前普遍采用die-to-wafer（D2W）键合而非细间距混合键合；而存储芯片中的逻辑单元则依赖wafer-to-wafer（W2W）键合实现亚微米级对准——因其结构规整、重复性高，更适合高精度键合工艺。

值得玩味的是，NVIDIA将成为A16工艺的首发客户，搭载其下一代Feynman GPU架构。这是自55nm时代以来，NVIDIA时隔20年再度首发台积电新制程节点。背后动因清晰：GPU对供电效率与局部功耗密度要求极高，SRP技术可显著降低IR压降，提升核心频率稳定性；而移动芯片厂商因产品形态限制，无法充分利用该技术红利。

从产业演进角度看，手机芯片厂商的保守并非停滞，而是精准权衡后的理性选择。3D堆叠在存储领域（如HBM3e）已成熟应用，但在逻辑芯片领域仍处早期验证阶段。IMEC与三星等机构虽在研发混合键合（Hybrid Bonding）与纳米级TSV（硅通孔），但量产门槛极高。台积电CoWoS-R等2.5D封装已在AI加速器中普及，但纯3D逻辑堆叠（如Chiplet-on-Chiplet垂直集成）尚未进入消费电子主战场。

此外，背面供电技术本身也面临工程挑战：需重构后道工艺流程，增加晶圆减薄、通孔填充、金属再布线等步骤，良率爬坡周期长。对于年出货量超10亿颗的手机芯片而言，任何工艺变更都必须经过严格的风险评估。相比之下，EUV在N3P、N2等节点仍有优化空间——例如提升数值孔径（High-NA EUV）将于2026年导入，有望将分辨率推进至8nm以下，为移动芯片提供至少两代以上的演进余地。

行业共识正在形成：移动芯片的“先进性”不等于“最前沿”，而在于“最适合”。在电池容量、机身厚度、温控阈值等硬约束下，能效比与可靠性优先于绝对性能峰值。这也解释了为何苹果A17 Pro与高通骁龙8 Gen 3均未采用3D堆叠，而是通过FinFET优化、缓存分级、AI加速单元异构设计等方式实现能效跃升。

未来几年，3D堆叠可能率先在特定场景落地：例如折叠屏手机的副屏驱动芯片、AR眼镜的微型投影SoC，或车规级MCU中集成传感器融合模块。但对主流旗舰手机SoC而言，EUV深化仍是主旋律。当High-NA EUV全面铺开、成本逐步下降后，3D堆叠或将在2028年后迎来真正拐点——前提是散热与供电问题获得系统性突破。

眼下，台积电A14与三星SF2工艺的竞争焦点，仍将围绕EUV层数压缩、金属互连电阻降低、低漏电FinFET结构优化展开。手机芯片的演进，仍在既定轨道上稳步推进。