澜起科技展示128GT/sPCIe7.0SerDes，为AI服务器CPU-GPU互连提速

在2026年OCP全球峰会期间，澜起科技面向CPU厂商、终端设备制造商及ODM合作伙伴，首次公开展示其自研的PCIe 7.0 SerDes物理层技术。该SerDes支持128GT/s（Giga Transfers per second）传输速率，是当前PCIe 6.0标准（64GT/s）的两倍，标志着高速互连芯片向新一代演进迈出关键一步。

现场测试采用业界主流PCIe协议分析与信号完整性验证设备，对全链路进行实测评估。结果显示，RLM（回波损耗）、SNDR（信噪失真比）与Jitter（抖动）等关键指标均满足PCIe 7.0规范要求。尤为值得注意的是，在通道损耗超出规范上限的长距离布线场景下，接收端仍可维持极低误码率，验证了该SerDes在实际主板布局中的鲁棒性与工程可行性。

此次亮相不仅包含硬件IP，还同步推出了配套软件工具——Mont-IPAM互连性能分析与监控系统。该软件可对PCIe链路进行实时状态监测、故障定位与性能建模，填补了国产高速互连解决方案中“软硬协同”能力的空白。在复杂AI服务器系统中，链路调试周期往往占整机交付时间的30%以上，Mont-IPAM的引入有望显著缩短部署与维护窗口。

当前AI服务器架构普遍采用“CPU调度+GPU计算”的分工模式。随着大语言模型参数量突破万亿级，单次前向传播所需的数据吞吐量已达TB级别，CPU与GPU之间需频繁交换权重、梯度与激活值。若互连带宽不足，GPU将长期处于“等待数据”状态，造成算力闲置。据行业测算，在典型训练任务中，当PCIe带宽低于需求阈值时，GPU有效利用率可能下降20%以上。

澜起科技此前已量产基于64GT/s SerDes IP的PCIe 6.x/CXL 3.x Retimer芯片，并延伸出AEC有源电缆方案，服务于高端AI加速卡与服务器背板互联。现阶段其主力出货产品仍为PCIe 5.0相关器件，但面向PCIe 6.0/7.0的IP研发与客户导入工作已在稳步推进。

根据产业链预测，支持PCIe 6.0接口的服务器级CPU将于2027年进入规模量产阶段，届时配套的互连芯片也将同步放量。这意味着PCIe 7.0虽尚未标准化完成，但其产业化节奏已提前启动——芯片厂商需在标准冻结前完成IP验证与流片，以确保在2028–2029年随新一代平台落地。

从技术路径看，PCIe 7.0的核心挑战在于信号完整性与功耗控制。128GT/s速率下，单通道眼图开口显著收窄，对发送端预加重、接收端均衡算法及封装寄生参数提出更高要求。澜起科技此次演示中强调“即使在超规范损耗通道下仍保持低误码率”，侧面反映出其在CTLE（连续时间线性均衡）、DFE（判决反馈均衡）及PAM-4调制优化方面的积累。

值得一提的是，该SerDes并非孤立存在，而是嵌入澜起科技整体AI基础设施运力底座战略中。公司总裁Stephen Tai在峰会上指出：“下一代AI集群的瓶颈正从计算单元转向互连网络，单一芯片性能提升已无法抵消数据搬运延迟带来的损失。”他强调，产业链协同是推动PCIe 7.0落地的关键，澜起将持续与CPU设计方、主板厂商及云服务商合作，共同定义高可靠、可扩展的互连参考设计。

在国产替代背景下，高速SerDes IP长期被少数国际厂商垄断。澜起科技作为国内少有的具备完整PCIe PHY层自主设计能力的企业，其PCIe 7.0 SerDes的亮相具有标志性意义。虽然目前尚未公布具体工艺节点与功耗参数，但结合其过往产品（如基于7nm工艺的Retimer芯片），业内推测该IP有望适配5nm或更先进制程，以平衡速率与能效。

横向对比来看，Intel与Marvell等厂商亦在推进PCIe 7.0相关技术，但多聚焦于交换芯片或CXL控制器层面；而澜起科技选择从SerDes底层IP切入，体现了其“由下而上构建互连栈”的差异化策略。这种路径虽前期投入大、验证周期长，但一旦形成技术壁垒，将在服务器、AI加速器乃至未来Chiplet异构集成中获得持久话语权。

需要指出的是，PCIe 7.0标准本身仍在PCI-SIG组织内修订中，预计2026年底完成1.0版本草案，2027年发布正式规范。因此当前各厂商的演示多基于“目标速率+兼容现有电气规范”的预研形态，最终产品需待标准冻结后进行合规认证。澜起科技此次OCP演示，更多意在向生态伙伴传递技术就绪信号，而非立即推出商用芯片。

从产业影响维度观察，高速互连芯片的升级将带动一系列配套环节变革：一是主板PCB材料需向Megtron 10等超低损耗基板过渡；二是连接器厂商需重新设计接触阻抗与屏蔽结构；三是测试设备厂商面临新一波校准与协议解码需求。澜起科技配套推出的Mont-IPAM软件，正是针对这一系统性升级所作的前瞻性布局。

短期来看，PCIe 7.0不会立刻取代PCIe 6.0，但其技术预研已实质性启动。对于头部云厂商与AI芯片公司而言，提前评估下一代互连方案的兼容性与成本，已成为系统架构规划的重要一环。澜起科技此次亮相，不仅展示了自身技术进展，也为整个AI基础设施供应链提供了明确的演进路线参考。

随着大模型训练对通信带宽的需求持续攀升，互连技术正从“辅助角色”转变为“核心瓶颈”。澜起科技在PCIe 7.0 SerDes上的进展，是国产高端互连芯片迈向前沿的关键落子。