三星HBM4E传输速率达16Gbps，单堆栈带宽或突破4TB/s

近日，在Hot Chips 2026技术大会上，三星电子DRAM设计团队负责人Sangwook Han正式披露了公司下一代高带宽存储器（HBM）的技术进展。根据会议预告议程，三星计划推出单针传输速率达到16Gbps的HBM4E产品，这将使单堆栈带宽突破4TB/s大关。

作为AI训练和推理系统的核心组件，HBM通过垂直堆叠DRAM芯片来提供超高带宽。当前HBM4E已将带宽提升至4TB/s区间，而HBM5则进一步翻倍，容量超过60GB。然而，随着带宽需求的持续增长，TSV数量与间距的物理极限以及Base Die内PHY接口的I/O数量与速度上限成为主要瓶颈。

三星此次推出的HBM4E是其三阶段HBM路线图的第一步，核心目标是从xPU（计算芯片）那里"抢回"硅面积。具体措施包括用D2D接口替换传统HBM PHY，缩短信道长度以改善能效；将内存控制器从XPU卸载至cHBM的B-die，预计可为XPU释放5%至10%的面积；引入基于SRAM的细粒度修复方案利用B-die上的闲置空间部署SRAM修复资源。

此外，三星还推出了Heat Path Block（HPB）技术，构建于cHBM4方案之上，可将峰值温度降低逾35%，覆盖50%的PHY区域。这些改进不仅提升了能效，也为后续更高密度的堆叠方案奠定了基础。

三星的三阶段HBM路线图还包括第二阶段的功能扩展，计划在Base Die上集成内存扩展控制器与PHY，通过外接LPDDR或HBM等方案扩充系统可用内存容量，并在Base Die上集成部分计算处理单元（Processing Elements）。最终目标是实现真正的3D ZHBM架构，将DRAM直接垂直堆叠在GPU、TPU等计算芯片之上，彻底取消2.5D中介层（interposer）。

据wccftech报道，相较于标准HBM4E，三星的zHBM方案宣称可实现70%的功耗降低、230%的DRAM带宽提升，以及每个DRAM模组节省100W功耗，同时为GPU释放8.3%的额外功率空间。这一架构的实现将需要解决带宽激增带来的功耗上升、散热问题以及TSV区域面积增加等挑战。

与此同时，SK海力士也在推进其下一代HBM解决方案，计划采用英特尔EMIB等先进封装技术进入3D封装阶段。两家公司在HBM领域的竞争正从单纯的性能提升转向封装技术的创新，这要求内存厂商、GPU设计商、代工厂和封装厂商必须从一开始就进行协同设计。