晶圆成AI新战场，Soitec首席产品官谈从衬底重构AI算力根基

当行业聚焦于3nm、2nm工艺节点的突破，或HBM内存堆叠与Chiplet互连架构的演进时，一场更底层的变革正在悄然发生——AI算力的竞争重心，正从芯片表面下沉至晶圆衬底本身。

2026年7月，在SEMICON West展会上，Soitec首席产品官René Jonker接受访谈时明确指出：当前绝大多数关于AI性能的讨论，止步于芯片层级；工程师提及性能来源时，常列举先进制程、数据流优化、高带宽内存（HBM）堆栈与互连结构，却极少提及晶圆本身。然而，一家总部位于法国格勒诺布尔、外界鲜少关注的企业，已凭借“从衬底开始构建AI”的理念，实现了显著商业回报：其股票在2026年初至10月初累计上涨超500%。

Soitec并非传统意义上的芯片制造商，而是一家专注于半导体材料工程的公司。它于1992年从法国原子能与替代能源委员会下属研究机构CEA-Leti分拆成立，核心使命是将实验室技术商业化。其标志性技术“Smart Cut”诞生于上世纪90年代末，原理是利用离子注入与晶圆键合工艺，在原子尺度上精确剥离并转移单晶硅薄层，从而制造出具有特定电学、热学与机械特性的工程化衬底——例如绝缘体上硅（SOI）、硅锗（SiGe）及新型复合结构。

这类材料的价值在于：它们不是被动接受后续工艺的“空白画布”，而是主动参与器件性能塑造的“功能基底”。以AI加速器中普遍采用的FinFET或GAA晶体管为例，传统体硅衬底在高频开关下易产生寄生电容与漏电流，限制能效比；而SOI衬底因底部氧化层隔离，可显著降低短沟道效应与静态功耗。在高密度集成场景下，衬底的热导率也直接影响芯片散热效率——尤其对功耗动辄数百瓦的AI训练芯片而言，微小的热阻差异可能决定系统能否长期稳定运行。

Jonker强调，Soitec的策略是“让代工厂不必再与物理定律对抗”。换言之，若能在晶圆阶段就嵌入所需特性（如低介电常数、高载流子迁移率、可控应力场），后续光刻、刻蚀与金属化工艺便可在更宽松的物理边界内实现更高良率与性能。这相当于将部分“电路设计优化”前置到材料设计环节，形成跨层级协同增益。

值得注意的是，该路径并非理论空想。据公开披露，Soitec已为多家头部逻辑与存储芯片厂商供应工程化晶圆，其中部分用于AI推理芯片的专用衬底已进入量产阶段。其客户虽未具名，但结合行业动态可推测，涉及高性能计算（HPC）与边缘AI芯片领域。例如，在需要极低延迟与高能效比的端侧大模型推理芯片中，基于SOI的RF-SOI或FD-SOI工艺已被证实可提升单位功耗下的TOPS输出达15%–20%。

材料创新对AI硬件的影响，还可从另一维度理解：随着异构集成成为主流，Chiplet间互连密度与信号完整性愈发依赖衬底中介层（interposer）性能。传统有机基板难以满足高带宽需求，而硅中介层（Silicon Interposer）虽性能优越，却受限于成本与热膨胀系数匹配问题。Soitec正探索基于工程化硅的“混合中介层”方案——在硅基底中嵌入低损耗介质层或微腔结构，既保留硅的高精度加工优势，又改善信号衰减与热管理能力。此类技术已在部分先进封装项目中验证可行性。

市场反馈印证了该方向的战略价值。2026年，全球AI芯片资本开支预计突破1200亿美元;与此同时，半导体材料细分赛道增速显著高于行业均值。根据SEMI数据，2026年Q2，工程化晶圆（Engineered Substrates）全球出货量同比增长34%，其中面向AI/HPC应用的专用衬底占比升至41%。Soitec作为该领域龙头，其营收结构中AI相关订单贡献已从2024年的不足20%提升至2026年的近50%。

这一趋势也引发产业链分工重构。过去，材料研发多由IDM厂商内部完成；如今，像Soitec这样的独立材料企业，正与EDA工具商、IP供应商及代工厂形成新型协作生态。例如，其与Cadence合作开发的“衬底-电路联合仿真平台”，允许设计者在RTL阶段即评估不同衬底对时序与功耗的影响，大幅缩短迭代周期。

反观国内，材料层自主可控压力日益凸显。尽管中芯国际、长电科技等已在先进封装与特色工艺领域取得进展，但高端工程化晶圆仍高度依赖进口。2026年9月，国家集成电路产业投资基金三期启动，明确将“特种衬底与外延材料”列为重点支持方向，多家初创企业如上海矽睿、苏州纳维已布局SOI与碳化硅复合衬底研发。

需指出的是，材料创新并非万能解药。它无法替代晶体管结构的根本性突破（如GAA向CFET演进），也无法解决软件栈与算法适配问题。但正如Jonker所言：“你不能用一块不合适的砖头盖出摩天大楼。”在AI硬件进入“边际效益递减”阶段的当下，从最底层重新定义“砖块”属性，已成为延续摩尔定律精神、拓展算力边界的务实路径。

当前，Soitec正将其技术延伸至光子集成领域——通过在硅衬底中嵌入氮化硅波导层，构建“光电共封装”（CPO）所需的低损耗光互连基板。此举直指AI集群中“功耗墙”与“带宽墙”的双重瓶颈。按其规划，2027年将推出首款面向800Gbps光引擎的工程化晶圆平台。

当整个行业还在为“下一个1nm”争论不休时，真正的先行者已把目光投向更早的起点：那片承载着数十亿晶体管的圆形薄片——晶圆。它不再只是制造流程的起点;它正成为AI时代算力竞争的新战场。